DDR5 訓練與眼圖模擬器

🎛️ 參數旋鈕

拖動資料速率掃過 10000→16000（每 400 一階），調整下列旋鈕觀察眼圖與訓練階段的成敗變化。旋鈕範圍與 Mode Register 皆錨定 JESD79-5D 原文。

12000MT/s

超頻

1 UI = 83.3 ps

VrefDQMR1050.0%

DQ 接收判緣參考電壓（%VDDQ）。偏離最佳中心點會壓縮眼高。文件範圍 35%–97.5%、步階 0.5%（Table 130）。

🎯 DFE 4-Tap 判決回授等化MR113-116 ℹ

DRAM on-die 的 4 個 tap 各消除一個 post-cursor 的 ISI。每個 tap 有一個隨速率變動的「最佳偏置」，越接近眼開越大。範圍錨定 Table 138；步階 ~5 mV，符號位 OP[6]。

Tap-1權重 50% −90 mV

Tap-2權重 25% −40 mV

Tap-3權重 15% −28 mV

Tap-4權重 10% −18 mV

🧩 為什麼調 DFE 需要韌體配合？—— 三層分工

🧠

DRAM on-die DFE硬體在記憶體裡

實體等化電路長在 DRAM 晶片內的 DQ 接收端（1/2/4-way interleave 4-tap 架構，§4.31）。它不會自己決定係數，只是忠實套用被寫進 MR113~116 的 tap 偏置值（OP[5:0] 幅值 + OP[6] 符號）。改一次值要靠 MRW 命令寫暫存器。

⚙️

Memory Controller 訓練演算法在 CPU/SoC

CPU/SoC 端的記憶體控制器在開機 Read Training（§4.17）階段跑演算法：掃 tap、量眼圖、找出讓眼開最大的那組係數，再用 MRW 寫回 DRAM。控制器有沒有實作、實作到幾個 tap / 掃多細，決定你能不能真的用到 on-die DFE。這就是這個模擬器右邊那條訓練管線在做的事。

🔧

BIOS / 韌體選項開關 + 參數在韌體

控制器的訓練程式碼包在 BIOS/UEFI 記憶體參考碼（MRC）裡。BIOS 決定：① DFE 開/關、② 自動訓練或吃使用者手動 tap、③ 掃描範圍與收斂目標、④ 把結果鎖進暫存器。Intel/AMD 平台各有自己的 MRC；沒開放對應選項，就算 DRAM 支援也用不到——這正是超頻要靠改韌體的原因。

一句話結論：DFE 電路在 DRAM 裡、找最佳值的訓練演算法在 控制器 裡、而開關與調法握在 BIOS/韌體 手上。三者缺一不可——所以「調 DFE」本質上是韌體工程，不是單純改個 BIOS 數字。（對照本模擬器：Tap 旋鈕＝DRAM 暫存器值、訓練管線＝控制器演算法、✨自動最佳化＝BIOS 自動訓練。）

DFE Gain BiasMR112+4 dB

DFE 增益偏置，±6 dB、步階約 2 dB（Table 137）。增益提供額外等化餘裕。

DCA 佔空比誤差MR43/440

Duty Cycle Adjuster 全域碼 −7～+7（Table 166）。偏離 0 造成 DQS 佔空比失真、壓縮眼寬、卡 Write Leveling。

Sinusoidal Jitter (Sj)0.15 UI

注入正弦抖動 p-p。應力眼測試上限 0.45 UIpp @200MHz（Table 239）。直接壓縮眼寬。

Random Jitter (Rj)0.012 UI

注入寬頻隨機抖動 RMS。應力眼測試上限 0.04 UI RMS（10MHz–1GHz，Table 239）。

電壓雜訊 (Vnoise)35 mV

注入電壓雜訊 p-p（PRBS23 或 2.1GHz）。應力眼測試上限 125 mVpp（Table 239）。壓縮眼高。

⏱️ 時序耦合層

純排程 timing 不改變眼形。 CAS Latency(CL)、tRCD、tRP、tRAS、tRC 只決定「命令間隔幾個 clock、資料何時被取樣」，不影響單一 UI 的電壓/時間眼開——把它們硬做成旋鈕壓眼睛就是假物理。設錯 CL 只會讓取樣點對不準（那是 read training 的事），不是眼睛閉合。

只有下面三種有真實「二階耦合」：不直接改眼形，而是改變物理環境，環境再回壓眼睛。全部錨定 JESD79-5D §4.13.4，且預設值 = 出廠 SI 校準（逐位元不變），為可選的疊加應力。

DRAM 密度16 Gb

tRFC1(min)：8Gb=195 / 16Gb=295 / 24Gb=410 / 32Gb=410 ns（§4.13.4 表）。密度越高、refresh 越久 → 電流突波越大。

>85°C 時 tREFI ÷2（refresh 加倍）；FGR 細粒度模式再 ÷2。兩者都拉高 refresh 佔空比 → 電源 droop → 壓眼高。

tCCD_L 突發間隔packed（最劣）

back-to-back column 命令密度。packed=worst-case data pattern → ISI 最劣；拉開間隔 → 脫離最劣 pattern，最多回復 15% ISI。

讀寫週轉密度0%

bus turnaround（tWTR/tRTW）密度。週轉造成 ODT 狀態切換 + pre/postamble 干擾 → 注入邊緣 Dj（最多 +0.030 UI）→ 壓眼寬。

👁️ 接收端眼圖（Rx Data Eye @ Slice）

紅色鑽石為 JEDEC 應力眼 mask（眼高 × 眼寬最小需求，Table 239–241）。綠/紅輪廓為本模型算出的實際眼開。實際眼須「罩住」mask 才通過。

實際眼開（通過）實際眼開（不足） JEDEC mask 最小需求取樣中心 / UI 格線

眼高 Eye Height

—

mask ≥ — mV

眼寬 Eye Width

—

mask ≥ — UI

🚦 訓練序列 Pass / Fail

DDR5 上電後的初始化訓練順序（§3.3 → §4.17–4.23）。模擬器逐階評估裕度，第一個裕度為負的階段即為「卡關點」，其後階段標為未執行。

模型依據：眼高/眼寬 mask = Table 239/240/241（Rx Stressed Eye，PDF p396–398）；旋鈕範圍 = Table 130(VrefDQ) / Table 137/138(DFE) / Table 166(DCA)；訓練序列 = §4.17 Read Training ～ §4.23 ZQ Calibration。10000–16000 MT/s 為文件規格外（>DDR5-9200）之超頻外推區，mask 以 8400–9200 斜率線性外推，僅供工程直覺，非 JEDEC 保證值。

🔬 DDR5 訓練與眼圖模擬器

🎛️ 參數旋鈕

👁️ 接收端眼圖（Rx Data Eye @ Slice）

🚦 訓練序列 Pass / Fail